반도체공학

에너지 밴드 이론

Energy Band Theory

원자가 결정을 이루며 규칙적으로 배열되면 개별 원자의 에너지 준위가 촘촘하게 겹쳐 띠(밴드) 형태로 퍼짐. 전자가 채워진 가장 위쪽 띠인 가전자띠와, 그 위 비어있는 전도띠 사이의 간격(밴드갭)이 넓으면 절연체, 없으면 도체, 적당히 좁으면(약 1~3eV) 반도체가 됨.

ex) 실리콘의 밴드갭(약 1.1eV)이 상온에서 반도체로 동작하는 근거.

페르미 준위

Fermi Level

절대 0도에서 전자가 아래부터 차곡차곡 채워 올라갔을 때 마지막으로 채워지는 에너지 준위. 페르미-디랙 분포함수에서 일 때 전자가 그 준위를 차지할 확률이 정확히 50%가 되는 기준점으로, 도핑 종류(n형/p형)에 따라 페르미 준위가 전도띠 쪽/가전자띠 쪽으로 이동함.

ex) n형·p형 반도체를 접합했을 때 페르미 준위가 같아지도록 밴드가 휘어지며 내장전위가 생기는 원리.

유효질량

Effective Mass

결정 격자의 주기적인 전위(potential) 속에서 움직이는 전자는 실제 질량 대신, 에너지-운동량 관계의 곡률로부터 정의되는 유효질량을 가진 자유 입자처럼 다뤄도 같은 운동을 하도록 근사할 수 있음. 밴드 곡률이 클수록 유효질량이 작아 전자가 더 가볍게(잘) 움직임.

ex) GaAs 전자의 유효질량이 실리콘보다 작아 스위칭 속도가 더 빠른 이유.

상태밀도

Density of States

단위 에너지 구간, 단위 부피 안에 전자가 들어갈 수 있는 양자상태의 개수를 나타내는 함수. 이 상태밀도에 페르미-디랙 분포함수를 곱해 에너지에 대해 적분하면 실제 전도띠·가전자띠의 캐리어 농도를 계산할 수 있어, 소자 설계의 정량적 출발점이 됨.

ex) 반도체 도핑 농도로부터 캐리어 밀도를 계산해 소자 전류를 예측할 때.

포논과 격자진동

Phonons & Lattice Vibration

결정을 이루는 원자들은 절대 0도가 아닌 이상 평형 위치에서 끊임없이 진동하는데, 이 집단적인 격자 진동을 양자화한 에너지 덩어리(입자처럼 다룰 수 있는 준입자)가 포논. 전자가 결정 속을 이동하다 포논과 충돌하면 에너지·운동량을 잃어 산란되는데, 이 포논 산란이 상온에서 캐리어 이동도를 제한하는 가장 주된 요인이자 반도체가 열을 전도하는 메커니즘이기도 함.

ex) 반도체 소자 온도가 오르면 포논 진동이 격해져 이동도가 떨어지고 성능이 저하되는 이유(고온에서 CPU 클럭을 낮추는 배경).

홀 효과

Hall Effect

전류가 흐르는 반도체 시편에 수직으로 자기장을 걸면, 로렌츠 힘이 캐리어를 옆으로 밀어붙여 시편 양 옆에 전위차(홀 전압)가 생기는 현상. 이 홀 전압의 부호로 캐리어가 전자인지 정공인지(n형인지 p형인지)를 판별할 수 있고, 전압 크기로부터 캐리어 농도 까지 정확히 측정할 수 있어 반도체 물성 분석의 표준 기법으로 쓰임.

ex) 새로 만든 반도체 웨이퍼의 도핑 농도와 캐리어 종류를 실험적으로 검증하는 방법.

PN 접합

PN Junction

p형(정공이 많은)과 n형(전자가 많은) 반도체를 접합시키면 경계에서 캐리어들이 서로 확산해 재결합하며 공핍층이 생기고, 그 결과 형성되는 내장전위 가 추가 확산을 막는 평형 상태에 도달함. 순방향 바이어스는 이 장벽을 낮춰 전류를 흐르게 하고, 역방향 바이어스는 장벽을 높여 전류를 막는 정류 동작의 원리가 됨.

ex) 태양전지가 빛을 받아 만든 전자-정공 쌍을 PN 접합의 내장전위로 분리해 전류를 만드는 원리.

공핍층

Depletion Region

PN 접합 경계에서 전자와 정공이 재결합해 사라져 이동 가능한 캐리어가 고갈된 영역. 도핑 농도 가 낮을수록 공핍층 폭 이 넓어지고, 역방향 전압을 걸수록 공핍층이 더 넓어짐 — 이 성질을 이용한 게 가변용량 다이오드(바랙터).

ex) MOSFET에서 게이트 전압에 따라 공핍층·채널의 폭이 바뀌며 전류를 스위칭하는 것과 같은 원리.

MOSFET 문턱전압

Threshold Voltage

게이트 아래 반도체 표면이 반전(원래와 반대 타입의 캐리어로 채워짐)되어 소스-드레인을 잇는 채널이 형성되기 시작하는 최소 게이트-소스 전압. 게이트 산화막 정전용량 , 기판 도핑 농도, 산화막 내 고정전하 등에 의해 결정되며, 소자가 미세화될수록 문턱전압을 정밀 제어하는 게 누설전류와 성능을 좌우하는 핵심 과제가 됨.

ex) 스마트폰 AP가 대기 상태에서 배터리를 얼마나 소모하는지(누설전류)를 결정하는 요인.

캐리어 이동도

Carrier Mobility

전기장 안에서 캐리어가 얻는 표류속도 가 전기장에 비례하는 정도를 나타내는 비례상수. 이동도가 높을수록 같은 전기장에서 캐리어가 더 빨리 이동해 전류밀도 가 커지고, 트랜지스터의 스위칭 속도도 빨라짐. 격자 진동(포논)이나 불순물과의 충돌이 잦을수록 이동도는 낮아짐.

ex) GaAs·GaN 기반 RF 소자가 실리콘보다 고주파에서 더 빠르게 동작하는 이유.

소수 캐리어 확산

Minority Carrier Diffusion

농도가 높은 곳에서 낮은 곳으로 캐리어가 자연히 퍼져나가는 확산 전류. p형 반도체 속의 소수 캐리어인 전자처럼, 국소적으로 캐리어 농도가 불균일할 때 그 기울기 에 비례해 확산전류가 흐르며, 이 메커니즘이 BJT의 베이스를 가로지르는 전류 전달과 태양전지의 광생성 캐리어 수집의 핵심 원리.

ex) BJT에서 이미터가 주입한 소수 캐리어가 얇은 베이스를 확산으로 통과해 컬렉터에 도달하는 과정.

숏키 접합과 옴 접촉

Schottky Junction & Ohmic Contact

금속과 반도체를 접합할 때, 두 물질의 일함수 차이로 인해 PN접합처럼 정류 작용을 하는 장벽이 생기는 숏키 접합과, 접촉저항이 매우 낮아 어느 방향으로든 전류가 자유롭게 흐르는 옴 접촉으로 나뉨. 트랜지스터가 실제로 동작하려면 소자 내부(채널)는 정류 특성이 필요해도, 외부 배선과 연결되는 전극 부분은 반드시 저항 손실 없는 옴 접촉이어야 함.

ex) 트랜지스터의 소스·드레인 전극을 배선에 연결할 때 전압 강하 없는 옴 접촉을 만드는 게 소자 성능에 중요한 이유.

애벌란치 항복과 제너 항복

Avalanche & Zener Breakdown

역방향 전압을 계속 높이면 어느 순간 전류가 급격히 증가하는 항복이 일어나는데, 도핑 농도가 낮은 접합에서는 공핍층 안의 캐리어가 강한 전기장에 가속되어 충돌 시 새로운 전자-정공 쌍을 연쇄적으로 만들어내는 애벌란치 항복이, 도핑 농도가 매우 높은 얇은 접합에서는 캐리어가 터널링으로 직접 밴드갭을 건너뛰는 제너 항복이 일어남. 이 항복 전압을 오히려 이용해 일정한 기준전압을 만드는 소자가 제너 다이오드.

ex) 회로 보호용 제너 다이오드가 특정 전압 이상에서 일부러 전류를 흘려 뒷단 회로를 과전압으로부터 보호하는 원리.

GaAs와 화합물반도체

GaAs & Compound Semiconductors

실리콘 같은 단일 원소가 아니라 갈륨(Ga)과 비소(As)처럼 두 종류 이상의 원소가 결합해 만들어지는 반도체. 실리콘보다 전자 이동도가 5~6배 높아 고속 동작에 유리하고, 전자가 밴드갭을 뛰어넘을 때 곧바로 광자를 방출하는 직접 밴드갭 구조라 발광소자(LED·레이저)로도 쓸 수 있음(실리콘은 간접 밴드갭이라 발광 효율이 매우 낮음).

ex) 5G 기지국의 고주파 증폭기나 스마트폰 카메라의 적외선 레이저에 GaAs 소자가 쓰이는 이유.

밴드 엔지니어링

Band Engineering

서로 다른 화합물반도체(예: GaAs와 AlGaAs)의 조성 비율을 조절해 원하는 크기의 밴드갭과 전자 구조를 인위적으로 설계하는 기법. 밴드갭 크기가 곧 방출되는 광자의 에너지(파장)를 결정하므로, 조성비 하나로 원하는 색의 빛을 내는 LED·레이저를 설계할 수 있음.

ex) 빨강·초록·파랑 LED가 서로 다른 화합물 조성으로 다른 색을 내는 원리.

헤테로접합

Heterojunction

밴드갭이 서로 다른 두 반도체(예: GaAs와 AlGaAs)를 접합시킨 구조로, 접합면에서 밴드가 계단 모양으로 불연속하게 꺾이며 전자를 얇은 층에 가두는 양자우물이 만들어짐. 이 우물에 갇힌 전자는 불순물 산란 없이 매우 빠르게 이동할 수 있어 고전자이동도트랜지스터(HEMT) 같은 초고속 소자의 기반이 됨.

ex) 위성통신·레이더에 쓰이는 초고주파(RF) 저잡음 증폭기 소자.

GaN 전력소자

GaN Power Devices

질화갈륨(GaN)은 실리콘보다 밴드갭이 3배 넓어(넓은 밴드갭 반도체) 훨씬 높은 전압을 버틸 수 있고, 전자이동도도 높아 스위칭 속도가 훨씬 빠름. 이 덕분에 같은 전력을 다루는 소자를 실리콘보다 작고 가볍게 만들 수 있어, 고속 스위칭이 가능한 소형 전력변환 소자로 빠르게 확산되고 있음.

ex) 기존보다 훨씬 작고 가벼워진 최신 스마트폰 고속충전기 어댑터 내부에 쓰이는 GaN 전력반도체.

포토리소그래피

Photolithography

웨이퍼 위에 감광액(포토레지스트)을 바르고 마스크 패턴을 투영한 뒤 자외선(또는 극자외선)을 쬐어, 빛을 받은 부분만 화학적으로 성질이 바뀌게 해 현상액으로 패턴을 새기는 공정. 레일리 기준에 따르면 그릴 수 있는 최소 선폭(해상도)이 빛의 파장 에 비례하므로, 더 미세한 회로를 그리려면 더 짧은 파장의 광원(EUV, 13.5nm)이 필요해짐.

ex) TSMC·삼성전자가 3나노 공정에 EUV 노광장비를 도입한 이유.

이온 주입

Ion Implantation

붕소·인 같은 불순물을 이온화한 뒤 수만~수십만 볼트로 가속해 웨이퍼 표면에 정밀하게 쏘아 넣어 도핑 영역을 형성하는 공정. 가속 에너지로 주입 깊이를, 이온 빔의 양(도즈)으로 도핑 농도를 독립적으로 정밀 제어할 수 있어 확산법보다 훨씬 정확한 도핑 프로파일을 만들 수 있음.

ex) MOSFET의 소스·드레인 영역에 정확한 깊이·농도로 불순물을 넣는 공정.

화학기상증착

Chemical Vapor Deposition (CVD)

기체 상태의 원료 물질을 반응 챔버에 흘려보내 웨이퍼 표면에서 화학 반응을 일으켜 원하는 물질의 얇은 막을 증착하는 공정. 반응 온도·압력·가스 유량을 조절해 막의 두께와 균일도를 정밀하게 제어하며, 절연막(SiO₂)·금속막 형성 등 반도체 공정 전반에서 가장 널리 쓰임.

ex) MOSFET 게이트를 덮는 얇은 절연막(SiO₂)을 균일하게 증착할 때.

화학기계연마

Chemical Mechanical Polishing (CMP)

여러 층을 쌓아 올리는 반도체 공정에서 표면이 울퉁불퉁해지면 그 위에 포토리소그래피로 미세 패턴을 정확히 그릴 수 없게 되는데, 화학 슬러리와 연마 패드로 웨이퍼 표면을 화학 반응과 물리적 마찰을 동시에 이용해 원자 수준으로 평탄하게 깎아내는 공정. 여러 금속·절연 배선층을 반복해 쌓는 다층 배선 공정에서 매 층마다 평탄화가 필수적임.

ex) 10층 넘게 쌓이는 최신 칩의 금속 배선층 사이사이를 매번 평탄하게 다듬는 공정.

웨이퍼 세정

Wafer Cleaning (RCA Clean)

반도체 공정은 원자 몇 개 수준의 오염에도 소자 성능이 망가지는데, 웨이퍼 표면의 유기물·금속 이온·자연 산화막을 화학 약품(암모니아수, 염산 등)으로 단계적으로 제거하는 표준화된 세정 공정(RCA 세정)을 공정 단계마다 반복적으로 수행해 웨이퍼를 항상 원자 수준으로 깨끗하게 유지함.

ex) 반도체 공장 클린룸에서 웨이퍼가 각 공정 사이마다 거치는 필수 세정 단계.

식각 공정

Etching (Wet/Dry)

포토리소그래피로 그린 패턴 이외의 부분을 제거하는 공정. 화학 용액에 담가 등방적으로(모든 방향에 균일하게) 깎아내는 습식 식각과, 플라즈마 이온을 수직으로 때려 정확히 원하는 방향(주로 수직)으로만 깎는 건식 식각(RIE)이 있음 — 미세 패턴일수록 옆으로 퍼지지 않는 건식 식각의 이방성이 필수적.

ex) 수 나노미터 폭의 트랜지스터 채널을 옆으로 번지지 않게 정확히 깎아내는 공정.

어닐링

Annealing

이온 주입 과정에서 고에너지 이온이 결정 격자를 때리며 생긴 손상을 회복시키고, 주입된 불순물 원자가 격자 자리에 제대로 자리잡아 전기적으로 활성화되도록 웨이퍼를 순간적으로 섭씨 1000도 안팎까지 가열하는 열처리 공정. 열을 너무 오래 가하면 불순물이 확산으로 퍼져버리므로 아주 짧은 시간에 급속 가열·냉각(RTA)하는 게 핵심.

ex) 이온 주입 직후 손상된 실리콘 결정 구조를 원상 복구시키는 공정.

열확산 도핑

Thermal Diffusion Doping

이온 주입이 등장하기 전 표준이었던 도핑 방식으로, 불순물 기체나 고체 소스를 웨이퍼 표면에 접촉시킨 채 고온으로 가열해 불순물 원자가 열운동으로 서서히 결정 안쪽까지 스며들게 만드는 공정. 이온 주입만큼 깊이·농도를 정밀 제어하긴 어렵지만 공정이 단순하고 결정 손상이 없다는 장점이 있어 특정 공정에서는 여전히 쓰임.

ex) 태양전지처럼 정밀도보다 넓은 면적에 저비용으로 도핑하는 게 중요한 공정에 쓰이는 방식.

스퍼터링

Sputtering

진공 챔버 안에서 아르곤 등 불활성 기체를 플라즈마 상태로 만들어 이온을 타겟(증착하려는 금속) 표면에 강하게 충돌시키면, 타겟 원자가 튕겨 나와 웨이퍼 표면에 얇게 쌓이는 물리적 증착 기법. CVD보다 저온에서도 금속막을 증착할 수 있어 배선 형성에 널리 쓰임.

ex) 칩 내부 트랜지스터들을 연결하는 구리·알루미늄 배선층을 형성하는 공정.

원자층증착

Atomic Layer Deposition (ALD)

두 가지 전구체 가스를 번갈아 짧게 흘려보내, 매 사이클마다 표면에 원자 한 층만 화학적으로 결합·증착되고 남는 반응물은 자동으로 멈추는 자기제한(self-limiting) 반응을 반복해 두께를 원자층 단위로 정밀 제어하는 증착 기법. CVD보다 훨씬 균일하고 얇은 막을 3차원 구조 구석구석까지 빈틈없이 씌울 수 있음.

ex) 3나노 이하 초미세 트랜지스터의 게이트 절연막처럼 원자 몇 개 두께의 정밀도가 필요한 막 형성.

원자층식각

Atomic Layer Etching (ALE)

ALD가 원자층을 한 층씩 "쌓는" 자기제한 공정이라면, ALE는 반응 단계와 제거 단계를 번갈아 반복해 원자층을 한 층씩 정밀하게 "깎아내는" 자기제한 식각 공정. 기존 식각처럼 시간·플라즈마 세기로 깊이를 간접 조절하는 대신 사이클 수로 직접 깊이를 카운팅할 수 있어, 3나노 이하 공정처럼 원자 몇 개 수준의 오차도 허용 안 되는 초미세 구조 식각에 필수적.

ex) GAA 트랜지스터의 나노시트 채널처럼 원자 단위 정밀도로 깎아내야 하는 최신 구조 가공.

열산화 공정

Thermal Oxidation

실리콘 웨이퍼를 산소나 수증기 분위기의 고온 노(furnace)에 넣으면 표면 실리콘이 산소와 직접 반응해 매우 치밀하고 결함이 적은 SiO₂ 절연막이 자체적으로 자라나는 공정. 외부에서 막을 증착하는 CVD와 달리 실리콘 자체가 산화되며 소모되는 방식이라, 반도체-절연막 경계면이 유난히 깨끗해 MOSFET의 게이트 절연막 형성에 오랫동안 표준으로 쓰여옴.

ex) MOSFET 게이트 바로 아래 가장 얇고 품질이 중요한 절연막을 이 방식으로 형성하는 것.

SEM과 TEM

Scanning & Transmission Electron Microscopy

빛 대신 파장이 훨씬 짧은 전자빔을 시료에 쏘아 광학현미경보다 훨씬 높은 배율로 관찰하는 전자현미경. 전자빔을 표면에서 반사·산란시켜 나노미터 수준 표면 형상을 보는 SEM과, 전자빔이 시료를 얇게 투과하도록 만들어 결정 격자 배열까지 원자 단위로 들여다보는 TEM으로 나뉨.

ex) 반도체 칩 단면을 잘라 트랜지스터 구조가 설계대로 만들어졌는지 확인할 때.

결함 검사

Defect Inspection

웨이퍼나 완성된 칩 표면의 먼지, 스크래치, 패턴 결함 등을 광학 스캐너나 전자빔으로 자동 검출해 어느 공정 단계에서 수율이 떨어졌는지 원인을 추적하는 공정. 검사 속도와 검출 민감도 사이의 트레이드오프를 관리하는 게 양산 라인 운영의 핵심.

ex) 반도체 공장에서 불량 원인이 되는 미세 먼지·결함을 실시간으로 찾아내는 자동 검사 장비.

엘립소메트리(타원편광법)

Ellipsometry

박막 표면에 편광된 빛을 비스듬히 쏘면, 막의 두께와 굴절률에 따라 반사되는 빛의 편광 상태(타원 편광)가 미세하게 바뀌는데, 이 변화를 정밀 측정해 접촉 없이도 나노미터 단위의 박막 두께를 역산해내는 비파괴 광학 계측 기법. 웨이퍼를 손상시키지 않고도 공정 중간중간 막 두께를 빠르게 검사할 수 있어 양산 라인에 필수적.

ex) 게이트 절연막이 설계한 두께(원자 몇 개 수준)로 정확히 증착됐는지 웨이퍼를 깨지 않고 검사하는 것.

웨이퍼 다이싱

Wafer Dicing

완성된 웨이퍼 위에는 수백~수천 개의 칩(다이)이 격자 모양으로 붙어 있는데, 이를 다이아몬드 블레이드나 레이저로 정확히 잘라 개별 칩으로 분리하는 후공정(back-end)의 첫 단계. 절단면이 미세하게 손상되면 칩 강도가 떨어지므로 절단 정밀도가 수율에 직결됨.

ex) 웨이퍼 한 장에서 수백 개의 개별 반도체 칩을 잘라내는 첫 후공정 단계.

와이어본딩과 플립칩

Wire Bonding & Flip Chip

칩 표면의 미세한 전극(패드)을 가느다란 금·구리 와이어로 패키지 리드에 하나씩 연결하는 와이어본딩과, 칩을 뒤집어 표면 전체에 형성한 범프(작은 금속 돌기)로 기판에 한 번에 접합하는 플립칩 방식. 플립칩은 배선 경로가 짧아 신호 손실이 적고 더 많은 핀을 낼 수 있어 고성능 칩에 주로 쓰임.

ex) 스마트폰 AP처럼 입출력 핀이 수천 개에 달하는 고성능 칩이 플립칩 방식으로 실장되는 이유.

반도체 패키지 유형

IC Package Types (QFP/BGA/CSP)

칩을 외부 회로와 연결하고 습기·충격으로부터 보호하는 겉포장 방식으로, 리드가 사방으로 뻗어나온 QFP, 기판 바닥 전체에 볼 형태 전극을 배열해 훨씬 많은 핀을 좁은 면적에 낼 수 있는 BGA, 칩 크기와 거의 같은 크기로 초소형화한 CSP 등이 있음. 요구되는 핀 수·크기·방열 성능에 따라 패키지 형태를 선택함.

ex) 메모리칩은 BGA, 스마트폰용 초소형 칩은 CSP로 패키징되는 것처럼 용도별로 다른 패키지가 쓰이는 것.

2.5D/3D 패키징과 TSV

2.5D/3D Packaging & Through-Silicon Via (TSV)

여러 개의 칩을 평면에 나란히 배치하는 대신, 실리콘 관통전극(TSV)으로 칩과 칩 사이에 수직 구멍을 뚫어 전기적으로 연결하며 수직으로 쌓아 올리는 첨단 패키징 기술. 배선 길이가 극도로 짧아져 신호 지연과 전력 소모를 크게 줄이면서도 같은 면적에 훨씬 많은 성능을 집적할 수 있음.

ex) 고대역폭 메모리(HBM)가 D램을 여러 층 쌓아 GPU 옆에 붙여 AI 반도체의 데이터 병목을 줄이는 기술.

웨이퍼 테스트와 번인

Wafer (EDS) Test & Burn-in

패키징 전 웨이퍼 상태에서 각 칩에 탐침을 대 전기적으로 정상 동작하는지 미리 선별하는 EDS 테스트와, 패키징 후 완제품을 고온·고전압 등 가혹 조건에서 일정 시간 동작시켜 초기 고장을 미리 걸러내는 번인 테스트. 초기에 불량을 걸러낼수록 이후 조립·출하 단계의 낭비 비용을 줄일 수 있어 수율 관리에 필수적.

ex) 자동차용 반도체가 극한 온도에서도 오작동하지 않도록 출하 전 혹독한 번인 테스트를 거치는 것.

언더필과 패키지 신뢰성

Underfill & Package Reliability

플립칩 방식으로 칩과 기판을 범프로 접합하면 그 사이에 미세한 틈이 남는데, 이 틈을 특수 접착 수지(언더필)로 채워 온도 변화에 따른 칩과 기판의 열팽창 차이로 범프에 가해지는 기계적 응력을 분산시켜 접합부 균열을 방지하는 공정. 패키지가 실제 사용 중 겪을 온도 사이클·진동을 미리 재현해 신뢰성을 검증하는 것도 함께 이뤄짐.

ex) 스마트폰이 여름 뙤약볕과 겨울 추위를 오가도 내부 칩 접합부가 갈라지지 않도록 보호하는 공정.

CMOS 인버터

CMOS Inverter

PMOS 트랜지스터(출력을 전원에 연결)와 NMOS 트랜지스터(출력을 접지에 연결)를 직렬로 쌓아, 입력이 0이면 PMOS만 켜져 출력이 1, 입력이 1이면 NMOS만 켜져 출력이 0이 되게 만든 구조. 어느 입력에서도 두 트랜지스터가 동시에 켜지지 않아 정상 상태에서는 전원-접지 사이에 직류 전류가 거의 흐르지 않는 게 CMOS 저전력의 핵심.

ex) 모든 디지털 논리회로(AND, OR, NAND 게이트 등)를 구성하는 가장 기본적인 빌딩블록.

무어의 법칙

Moore's Law

반도체 집적회로 위에 집적할 수 있는 트랜지스터의 개수가 대략 18개월~2년마다 두 배로 증가한다는, 인텔 공동창업자 고든 무어가 1965년 관찰한 경험적 법칙. 물리적 법칙이 아니라 공정 미세화 속도에 대한 산업적 목표에 가까우며, 최근 미세화 한계에 부딪히며 성장 속도가 둔화되는 추세.

ex) 10년 전 스마트폰과 지금 스마트폰의 연산 성능 격차를 설명하는 배경.

래치업

Latch-up

CMOS 구조 안에 의도치 않게 형성되는 기생 PNPN(바이폴라) 구조가, 특정 조건(전원 노이즈, 방사선 등)에서 서로를 계속 켜지게 만드는 양의 되먹임을 일으켜 저항이 급격히 낮아지고 큰 전류가 계속 흐르는 고장 상태에 갇히는 현상. 심하면 칩이 영구 손상되므로 가드링 등 레이아웃 설계로 예방함.

ex) 전자기기가 정전기 충격을 받은 뒤 오작동하거나 완전히 고장 나는 원인 중 하나.

클럭 스큐

Clock Skew

동일한 클럭 신호가 배선 길이·저항 차이 때문에 칩 위의 서로 다른 플립플롭에 서로 다른 시각에 도달하는 현상. 클럭 스큐가 셋업 시간 여유보다 커지면 데이터가 미처 도착하기 전에 다음 클럭이 먼저 도착해 타이밍 오류(레이스 컨디션)를 일으킬 수 있어, 클럭 트리를 균형 있게 설계(clock tree synthesis)하는 게 중요함.

ex) CPU 설계에서 칩 전체에 클럭 신호를 균일하게 분배하는 클럭 트리 설계 작업.

표준셀 기반 설계흐름

Standard-Cell Based Design Flow (Place & Route)

AND·플립플롭 같은 기본 논리 기능을 미리 검증된 정형화된 크기의 셀(표준셀) 라이브러리로 만들어두고, 회로도(RTL)를 입력하면 자동화 툴이 필요한 표준셀들을 골라 칩 면적 위에 배치(place)하고 그 사이를 배선으로 연결(route)하는 현대 디지털 IC 설계의 표준 방법론. 수십억 개 트랜지스터를 사람이 일일이 손으로 배치하는 건 불가능해서, 이 자동화된 흐름이 대규모 칩 설계를 실현 가능하게 만듦.

ex) AP·GPU처럼 수십억 트랜지스터 규모의 칩을 몇 개월 안에 설계할 수 있게 해주는 EDA 툴 기반 설계 과정.

동기식 설계와 클럭도메인

Synchronous Design & Clock Domains

칩 안의 모든 회로가 하나의 공통 클럭 신호에 맞춰 동시에 상태를 갱신하도록 설계하면, 신호가 언제 안정될지 클럭 주기 단위로 예측 가능해져 타이밍 검증이 크게 단순해짐. 다만 칩 안에 서로 다른 주파수로 도는 클럭 영역(클럭 도메인)이 여러 개 있을 때 그 경계를 넘나드는 신호는 별도의 동기화 회로 없이는 데이터가 깨질 위험이 있어 신중한 설계가 필요함.

ex) CPU 코어는 빠른 클럭, 주변장치는 느린 클럭으로 동작하는 칩에서 두 영역 사이 신호를 안전하게 주고받는 설계.

밴드갭 기준전압

Bandgap Reference

온도가 오르면 커지는 전압 성분과, 온도가 오르면 작아지는 전압 성분을 정확한 비율로 더해 두 온도 의존성을 서로 상쇄시킴으로써, 온도가 변해도 거의 일정한 전압(주로 약 1.2V, 실리콘 밴드갭 에너지에 해당)을 만들어내는 회로.

ex) 배터리 잔량이 줄어도 회로 내부 기준전압이 흔들리지 않게 하는 전원관리칩(PMIC)의 핵심 블록.

ADC와 DAC

Analog-to-Digital & Digital-to-Analog Converters

연속적인 아날로그 전압을 일정 간격(양자화 스텝 )으로 나눠 비트의 디지털 값으로 근사하는 ADC와, 반대로 디지털 값을 그에 대응하는 아날로그 전압으로 복원하는 DAC. 비트 수 이 클수록 양자화 오차가 줄어 원래 신호에 더 가깝게 표현할 수 있음.

ex) 마이크가 받은 아날로그 소리를 스마트폰이 저장 가능한 디지털 오디오 파일로 바꾸는 과정(ADC), 반대로 재생할 때(DAC).

PLL(위상동기루프)

Phase-Locked Loop (PLL)

전압제어발진기(VCO)가 만든 출력 신호의 위상을 기준 클럭의 위상과 계속 비교해, 그 차이가 0이 되도록 되먹임으로 VCO를 조정함으로써 기준 클럭에 정확히 동기화되면서도 원하는 배수의 주파수를 만들어내는 회로. 칩 내부에서 외부 수정발진기의 느린 기준 클럭으로부터 CPU가 필요로 하는 훨씬 빠른 내부 클럭을 만들어내는 핵심 블록.

ex) CPU가 외부의 낮은 기준 클럭(예: 100MHz)으로부터 PLL을 이용해 자신의 실제 동작 클럭(예: 3GHz)을 만들어내는 것.

웨이퍼

Wafer

고순도 실리콘을 원기둥 모양의 단결정으로 성장시킨 뒤 얇게 잘라낸 원판. 이 위에 포토리소그래피·증착·식각 공정을 반복해 수백~수천 개의 칩(다이)을 한 번에 동시 제작하며, 웨이퍼 지름이 클수록(200mm→300mm) 한 번에 더 많은 칩을 만들 수 있어 원가가 낮아짐.

ex) 반도체 공장 클린룸에서 실리콘 원판이 여러 공정 장비를 거쳐 칩으로 완성되는 전체 과정의 출발점.

수율

Yield

한 웨이퍼에서 만들어진 전체 칩 중 결함 없이 정상 동작하는 칩의 비율. 미세 공정일수록 작은 먼지 하나에도 회로가 끊어질 확률이 커져 수율 관리가 훨씬 어려워지고, 이 수율이 곧 칩 한 개당 실제 제조원가를 결정하는 가장 중요한 지표.

ex) 삼성전자·TSMC가 신규 미세공정 초기에 수율을 얼마나 확보했는지가 실적 발표의 핵심 관심사가 되는 이유.

일렉트로마이그레이션

Electromigration

미세한 금속 배선에 높은 전류밀도가 오랜 시간 지속적으로 흐르면, 전자들이 금속 원자와 충돌하며 원자를 이동시켜 배선의 한쪽은 빈 공간(보이드)이 생겨 끊어지고 다른 쪽은 금속이 쌓여 단락되는 장기 신뢰성 열화 현상. 배선 폭을 늘리거나 구리처럼 내성이 강한 재료를 쓰는 게 대응책.

ex) 오래된 전자기기가 특정 회로만 갑자기 고장 나는 원인 중 하나.

핫 캐리어 열화

Hot Carrier Injection

트랜지스터 채널의 강한 전기장에서 가속되어 매우 높은 운동에너지를 얻은(뜨거운) 캐리어 일부가 게이트 산화막의 에너지 장벽을 넘어 산화막 안에 포획되면서, 시간이 지날수록 문턱전압이 서서히 변하고 전류 구동력이 떨어지는 소자 노화 현상.

ex) 오래 쓴 전자기기의 프로세서 성능이 미세하게 저하되는 원인 중 하나(소자 노화).

NBTI

Negative Bias Temperature Instability (NBTI)

PMOS 트랜지스터가 고온에서 게이트에 음(-)의 전압을 오래 받으면, 게이트 산화막과 실리콘 경계면의 결함이 늘어나면서 문턱전압이 서서히 커지고 구동전류가 줄어드는 노화 현상. 전압을 끄면 결함 일부가 회복되는 특이한 성질이 있어서, 회로가 항상 켜져 있는지 간헐적으로 켜지는지에 따라서도 열화 정도가 달라져 신뢰성 설계를 더 복잡하게 만듦.

ex) 오래 켜둔 서버의 CPU가 시간이 지나며 최대 클럭이 미세하게 낮아지도록 설계 마진을 두는 이유.

TDDB(시간종속절연파괴)

Time-Dependent Dielectric Breakdown (TDDB)

게이트 절연막에는 항복 전압 이하의 정상 사용 전압에서도, 시간이 지날수록 산화막 안에 미세한 결함(트랩)이 하나둘 누적되다가 이 결함들이 충분히 연결되는 순간 갑자기 절연막을 관통하는 전류 경로가 뚫려버리는 고장 메커니즘. 즉각적인 고전압 항복이 아니라 "얼마나 오래 버티는지"를 확률적으로 예측해야 하는 대표적 시간 의존형 신뢰성 문제.

ex) 반도체 제조사가 게이트 산화막이 제품 보증 기간(예: 10년) 동안 절연 파괴 없이 버틸 확률을 통계적으로 검증하는 것.

DRAM 동작원리

DRAM Operating Principle

트랜지스터 하나와 커패시터 하나로 이루어진 최소 셀 구조로, 커패시터에 전하가 있으면 1, 없으면 0으로 데이터를 저장하는 휘발성 메모리. 커패시터의 전하는 누설로 서서히 빠져나가므로 수십 밀리초마다 데이터를 다시 읽어 재기록하는 리프레시가 필요하지만, 셀 구조가 단순해 집적도를 높이기 유리해 컴퓨터의 주기억장치로 쓰임.

ex) 컴퓨터를 끄면 실행 중이던 프로그램 데이터가 사라지는 이유(RAM은 휘발성).

NAND 플래시

NAND Flash Memory

제어 게이트와 채널 사이에 전기적으로 절연된 부유 게이트를 두어, 터널링으로 주입한 전자를 그 안에 가두는 구조의 비휘발성 메모리. 부유 게이트에 전자가 있으면 문턱전압이 바뀌어 0, 없으면 1로 읽히며, 전원이 꺼져도 전자가 절연막에 갇혀 있어 데이터가 유지됨.

ex) USB 메모리·SSD·스마트폰 저장공간이 전원을 꺼도 데이터를 유지하는 이유.

차세대 메모리

Next-Gen Memory (MRAM/RRAM)

전하 저장 대신 자성체의 자화 방향(MRAM)이나 절연막의 저항 상태 변화(RRAM) 같은 새로운 물리적 원리로 데이터를 저장하는 메모리. DRAM급의 빠른 속도와 NAND 플래시급의 비휘발성을 동시에 노려, D램·낸드의 경계를 허무는 통합 메모리로 연구되고 있음.

ex) 전원을 꺼도 즉시 이전 상태 그대로 부팅되는 차세대 컴퓨터 메모리 연구.

3D NAND 적층구조

3D NAND Stacking Architecture

평면(2D) NAND는 셀 크기를 계속 줄이면 옆 셀과의 간섭이 심해져 미세화 한계에 부딪혔는데, 셀을 옆으로 좁히는 대신 수직으로 100층 넘게 쌓아 올려 같은 면적에 훨씬 많은 저장 용량을 담는 구조. 평면 공정의 미세화 대신 적층 수를 늘려 용량을 키우는 전략으로 전환한 것이 최근 낸드 발전의 핵심 방향.

ex) SSD 용량이 매년 커지면서도 가격이 크게 오르지 않는 배경(공정 미세화 대신 적층 수 증가로 원가를 낮추는 것).

SRAM 셀 구조

SRAM Cell Structure

트랜지스터 6개가 서로를 마주보며 두 개의 인버터가 고리처럼 되먹임을 이루는 구조로, 전원이 켜져 있는 한 리프레시 없이도 값을 계속 유지하는 휘발성 메모리. DRAM보다 셀 하나가 훨씬 커서 집적도는 낮지만, 캐리어 이동으로 즉시 값을 읽고 쓸 수 있어 속도가 압도적으로 빨라 CPU 캐시메모리처럼 초고속이 요구되는 곳에 쓰임.

ex) CPU 내부의 L1·L2 캐시가 크기는 작아도 매우 빠른 SRAM으로 만들어지는 이유.

OLED 발광 원리

OLED Light Emission Principle

유기 발광층 양쪽에서 주입된 전자와 정공이 층 내부에서 만나 재결합하며 그 에너지 차만큼 광자를 직접 방출하는 전계발광 현상을 이용한 소자. 화소마다 자체 발광하므로 백라이트가 필요 없어 얇게 만들 수 있고, 검은 화소는 아예 꺼버릴 수 있어 명암비가 매우 뛰어남.

ex) 갤럭시·아이폰 화면이 얇고 검정을 완벽하게 표현하는 이유.

TFT 박막트랜지스터

Thin-Film Transistor

유리나 플라스틱 같은 기판 위에 반도체 물질(비정질 실리콘, IGZO 등)을 얇은 막 형태로 증착해 만든 트랜지스터로, 디스플레이의 화소 하나하나에 배치되어 그 화소를 켜고 끄는 스위치이자 전류량을 조절하는 역할을 함.

ex) 수백만 개 화소를 가진 스마트폰 화면에서 각 화소의 밝기를 독립적으로 제어하는 회로.

능동매트릭스 구동방식

Active-Matrix Driving (AMOLED Backplane, LTPS)

화소마다 전용 TFT와 커패시터를 둬 다음 신호가 갱신될 때까지 그 화소의 전류값을 스스로 유지하게 만드는 구동 방식으로, 한 줄씩 순서대로 켜는 수동매트릭스 방식보다 화소 수가 많아져도 화질 저하 없이 정밀하게 제어할 수 있음. 특히 저온폴리실리콘(LTPS)은 비정질 실리콘보다 전자이동도가 100배 이상 높아 더 작고 빠른 TFT를 만들 수 있어 고해상도 스마트폰 OLED의 표준 배면 기판으로 쓰임.

ex) 스마트폰 OLED 화면이 4K TV보다 훨씬 좁은 면적에 더 높은 화소 밀도(PPI)를 구현하는 배경.

퀀텀닷 디스플레이(QD-OLED)

Quantum Dot Display (QD-OLED)

청색 OLED 광원이 낸 빛을 크기가 정밀 제어된 나노미터급 반도체 입자(양자점) 층에 통과시키면, 양자점이 그 빛을 흡수해 자기 크기에 해당하는 훨씬 순수한 색(적색·녹색)의 빛으로 재발광함. 기존 컬러필터 방식보다 색 순도와 밝기가 뛰어나 색재현율이 크게 향상된 차세대 디스플레이 기술.

ex) 최신 프리미엄 TV·모니터가 기존 OLED보다 더 넓고 정확한 색 표현을 내세우는 QD-OLED 패널.